据北京大学集成电路学院发布的音尘，近日，华为报说念了以逻辑折叠（Logic Folding）时刻为中枢的“韬（τ）定律”，将芯片缱绻从2D平面化向表率单元堆叠的3D重构。与传统的die-to-die堆叠不同，逻辑折叠并非将粗粒度的模块拆分到多块芯粒进行堆叠，而是在缱绻阶段就把同模块里面的逻辑，细化到表率单元，分散到垂直堆叠的多层晶圆上石嘴山设备保温厂家，通过微米/亚微米face-to-face羼杂键合在垂直向径直通要道旅途。

这缱绻范式对EDA器具残暴了新的条目。传统的2D缱绻经过，乃至现行的“赝3D” （pseudo-3D）缱绻经过，即轮廓后每个模块被次“钉死”到某片die，再用2D EDA器具逐片杀青，皆已不及以发达自后劲。要信得过承载逻辑折叠，物理缱绻杀青必须在好意思满的三维空间中搜索，模块内别离、跨die互连与垂直热旅途化应在同个化框架下协同求解。这恰是“真3D”（true-3D）EDA器具的中枢要义。

“真3D”vs“赝3D”：个模块不再被钉死在某片die上真3D与赝3D的范式各异不错归结为以下两点。

其，别离粒度。赝3D以总共这个词模块为小单元被分到某片die，模块里面的总共表率单元势必位于同片die；真3D则守旧模块内摆脱别离石嘴山设备保温厂家，同模块内的表率单元不错被分散到不同die，缱绻空间大。

其二，化空间。赝3D在每片die上各自进行化，多数复用传统2D芯片的EDA器具，不允许跨die逻辑变换、迁移等操作。真3D则将多die构建的合座空间行动缱绻空间，各缱绻阶段均在好意思满的三维缱绻空间中进行搜索和寻，不截至跨die逻辑变换、迁移等操作。

“赝3D（pseudo-3D）”经过 （上图）vs “真3D（true-3D）”经过（下图）：模块别离 vs 模块内别离

袒护布局计划、布局与热感知化的“真3D”物理杀青EDA器具原型

围绕逻辑折叠所需的“真3D”才智，铁皮保温施工北京大学团队构建了关联物理杀青EDA器具原型，袒护布局计划和布局两个阶段，并通过GPU加快守旧千万实例限制。在时刻层面，该器具将跨die线长、羼杂键合端子数目与垂直热旅途纳入统的可微化框架，使表率单元好像在三维空间中协同放置，而不是被事先固定到某片die；羼杂键合端子用量行动化变量自动方案，可在线长与跨die畅达支出之间赢得均衡。

团队的器具已在开源工业缱绻上完成系统考证，实例限制从约100万袒护到约2470万。比拟面前具代表的赝3D缱绻经过，物理杀青看法面赢得了平均约30的线长缩减、约6的WNS与约12的TNS；热感知面，启用连络化后峰值温度平均着落3以上，线长险些损。以上成果的算法细节与好意思满成果将于近期发表。

“真3D”的未来

“真3D集成”及“真3D芯片缱绻”法学是北京大学集成电路学院/微纳电子器件与集成时刻宇宙履行室恒久布局的向。在EDA面，团队一经研发了真3D时序分析引擎、布局计划引擎、布局引擎等。面向逻辑折叠及广义的3D-IC缱绻需求，团队未来将推广至多die堆叠及复杂3D集成场景，推敲异构工艺节点下的真3D缱绻法学，莳植快速PPA评估与协同化才智。

综上，逻辑折叠把“真3D”的EDA到了个恒久被摒弃的“真问题”面前，即物理杀青的小单元不再是“die”，而是“表率单元在三维空间中的位置”。北京大学将抓续干预这向，与产业界共同构建下代3D-IC缱绻基础表率。

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